Principal Engineer – STA

🕒 Julho 27

🇮🇳 Índia – Remoto

⏰ Tempo Integral

🔴 Especialista

🧑‍💻 Engenheiro Full-stack

👻 Score fantasma 36%

O que significa: quão provável esta vaga está aberta sem contratação ativa.Como ler: 60% ou mais significa que achamos que é uma vaga fantasma. Pontuações mais baixas preocupam menos.Como pontuamos: tempo em aberto, republicações, vagas abertas vs tamanho do time, rapidez para fechar vagas, e se o salário está divulgado.Observação: é uma estimativa de dados públicos, não um julgamento da empresa. Vagas reais podem ter pontuação alta, então use como uma dica, não como um fato.

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TYLsemi

SiteLinkedInTodas as Vagas

11 - 50 funcionários

Fundada em 2026

🔧 Hardware

🤖 Inteligência Artificial

🤝 B2B

Hardware • Artificial Intelligence • B2B

A TYLsemi é uma empresa de silício focada em chiplets para soluções de infraestrutura de IA. A empresa oferece chiplets validados e prontos para produção, além de uma plataforma unificada que leva os projetos da arquitetura ao silício implantado, possibilitando um desenvolvimento mais rápido e com menos riscos de sistemas de IA. As ofertas da TYLsemi (sob as marcas TYL. IO, TYL. Power, TYL. Forge) são direcionadas a funções críticas de infraestrutura de IA—XPUs, switches, conectividade, energia e escalabilidade de sistemas—e a empresa também oferece silício customizado com chiplets, integração de embalagem e fabricação. A empresa promove um desenvolvimento até 50% mais rápido e custos reduzidos, e recentemente arrecadou US$ 43 milhões em uma rodada de financiamento inicial superada.

Descrição

• Lead end-to-end STA and timing signoff activities for full-chip and subsystem-level designs. • Drive timing closure across setup, hold, SI, noise, crosstalk, IR-aware timing, and MMMC scenarios. • Define timing constraints, validate SDCs, and ensure robust timing methodology execution. • Collaborate closely with RTL, Physical Design, DFT, CTS, and CAD teams to achieve timing convergence. • Analyze and resolve complex timing violations and critical path bottlenecks. • Support ECO implementation and signoff verification for advanced node tape-outs. • Develop and improve automation flows, scripts, timing dashboards, and methodology enhancements. • Mentor engineers and lead technical reviews for timing architecture and signoff readiness.

🎯 Requisitos

• Bachelor’s or Master’s degree in Electronics, Electrical Engineering, VLSI, or related field. • 12+ years of experience in STA and timing signoff for ASIC/SOC programs. • Strong expertise in setup/hold analysis, timing exceptions, CTS interaction, and timing convergence techniques. • Hands-on experience with Synopsys PrimeTime, Tempus, StarRC, and related signoff tools. • Strong understanding of SI, OCV/AOCV/POCV, CDC, low-power timing methodologies, and advanced node effects. • Experience with advanced technology nodes such as 7nm, 5nm, or below. • Strong scripting skills in Tcl, Python, Perl, or Shell scripting. • Excellent technical leadership, debugging, communication, and stakeholder management skills. • Good to Have: Experience with package-aware timing analysis and chiplet architectures. Exposure to AI/ML-driven timing optimization methodologies. Familiarity with automotive or high-reliability SOC design standards.

🏖️ Benefícios

• No Politics, No Bureaucracy • Remote-Friendly, Global Team • Move Fast, Ship Real Products