Principal DFT Engineer

🕒 il y a 2 mois

🇺🇸 États-Unis – Télétravail

💵 $180 000 - $220 000 / an

⏰ Temps Plein

🔴 Expert

👷🏻‍♀️ Ingénieur

🦅 Parrain de Visa H1B

Cette entreprise a parrainé des visas H1B par le passé.

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EnCharge AI

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11 - 50 employés

Fondée en 2022

🤖 Intelligence artificielle

🔧 Matériel

🤝 B2B

💰 €100 000 000 Series B - EnCharge AI en 2025-02

Artificial Intelligence • Hardware • B2B

EnCharge AI est une entreprise qui développe du matériel informatique analogique en mémoire et des logiciels complémentaires pour accélérer les charges de travail IA sur les dispositifs locaux et du bord à l’infrastructure cloud. Leur technologie comprend l'accélérateur analogique IA EN100 et d'autres formats (chiplets, ASICs, cartes PCIe) conçus pour offrir une bien plus grande efficacité énergétique, une densité de calcul accrue, et un coût total de possession réduit pour l'inférence par rapport aux GPU conventionnels et aux accélérateurs numériques. EnCharge met l'accent sur la durabilité, la confidentialité des données grâce au traitement local, et le déploiement pour les entreprises et les développeurs recherchant un calcul IA efficace et évolutif en dehors des infrastructures cloud traditionnelles.

Description

• Define and implement the end-to-end DFT architecture for complex SoCs, including Hierarchical DFT, Scan compression, Boundary Scan and MBIST. • Develop strategies for In-System Test (IST) and power-on self-test (POST) to ensure chip health in remote edge data centers. • Oversee scan insertion, ATPG (Stuck-at, Transition, Path Delay), and Memory/Logic BIST. • Collaborate with Design, Physical Design, and Yield teams to ensure high test coverage while minimizing area overhead and power impact as well as timing analysis. • Lead the bring-up and debug phase on ATE (Automated Test Equipment) to root-cause silicon failures and optimize test time.

🎯 Exigences

• 10+ years in DFT, with at least 2 years in a leadership or principal role. • Mastery of industry-standard tools (e.g., Synopsys TestMAX, Siemens/Mentor Tessent, or Cadence Genus/Modus). • Deep expertise in MBIST (Memory Built-In Self-Test) with repair capabilities, SCAN, IJTAG (IEEE 1687) and boundary scan (IEEE 1149.1/6). • Proven track record with FinFET nodes (7nm, 5nm, or below). • Experience managing DFT in multi-voltage/power-gated designs—crucial for edge efficiency.