Senior Engineer, Layout Design

🕒 il y a 3 mois

🇩🇪 Allemagne – Télétravail

⏰ Temps Plein

🟠 Senior

🧑‍💻 Développeur Full-Stack

👻 Score fantôme 16%

Ce que ça veut dire : la probabilité que cette offre reste ouverte sans recrutement actif.Comment le lire : 60 % ou plus, on pense que c'est une offre fantôme. Un score plus bas est moins inquiétant.Comment on la calcule : ancienneté, republications, postes ouverts vs taille de l'équipe, rapidité de clôture, et si le salaire est indiqué.À noter : une estimation à partir de données publiques, pas un jugement sur l'entreprise. De vraies offres peuvent avoir un score élevé, alors prenez-le comme un indice, pas comme un fait.

Postuler Maintenant

Trouver des Emplois à Distance Similaires

Configurer une alerte email pour les nouveaux emplois

📊 Vérifiez votre score de CV pour ce poste

Améliorez vos chances d'obtenir un entretien en vérifiant votre score de CV avant de postuler.

Télécharger le CV

SiTime

Site WebLinkedInTous les Emplois

201 - 500 employés

Fondée en 2005

🏭 Fabrication

💼 Conseil

📦 Logistique

Manufacturing • Consulting • Logistics

SiTime est un leader dans les solutions de synchronisation de précision, spécialisé dans la technologie MEMS (Systèmes Micro-Électro-Mécaniques) qui fournit des dispositifs de synchronisation supérieurs utilisés dans divers secteurs, y compris l'automobile, l'aérospatiale et les communications. Leurs produits innovants améliorent la performance des systèmes, réduisent la taille, et offrent une fiabilité inégalée dans des environnements difficiles, les rendant indispensables dans des applications avancées telles que la 5G, l'IoT et l'électronique automobile.

Description

• Lead top-level chip-planning and perform functional-block-level, block-level, sub-block level, leaf cell, standard cell custom layouts for CMOS and BiCMOS circuits • Perform schematic-driven layout and design constraints • Design die-area efficient layouts according to circuit designer requirements • Perform block or top-level layout designs • Perform floor-planning, power line planning, shielding, and device-matching layout • Verify layouts. Pass DRC, LVS, and ERC • Contribute to various chip-level routing and layout needs • Perform chip level integration, verifications, and tape-out • Support other projects as needed by management • Train junior layout engineers and offshore layout contractors • Contribute to developing common best practices and workflow across all sites • Contribute to build process and procedures to achieve high layout quality

🎯 Exigences

• BA/BS Degree in Layout Design or related field or equivalent experience • 10 years’ experience with layout design for analog and full-custom digital blocks • Proficient in using layout editing tools in the Cadence Virtuoso design environment • Solid working knowledge of debugging DRC/LVS/ERC with Cadence PVS or Mentor Calibre • Conceptual understanding of layout topics such as parasitic, matching, crosstalk, transistor layout dependent effects, latch-up, IR drop, electro migration (EM), and deep N-well and NTN isolation • Strong capability of solving device matching, electro-migration, signal integrity and power distribution problems while meeting area constraints • Experience in chip-level floor planning and analog block integration • Experience chip level integration, verifications, and tape-out • Ability to use productivity-enhancing tools and design scripts to further automate tasks is also desirable • Attention to detail, organized, accurate and can produce efficient layout techniques

🏖️ Avantages

• quarterly bonus tied to the achievement of innovation goals • equity grants