Leitende/r ASIC-Integrationsingenieur/in

Stelle nicht auf LinkedIn

🔥 vor 29 Minuten

🇪🇺 Europa – Remote

⏳ Vertrag

🔴 Experte

💻 Lösungsingenieur

👻 Geisterscore 10%

Was es bedeutet: wie wahrscheinlich diese Stelle offen bleibt, ohne dass aktiv eingestellt wird.So liest du es: 60 % oder höher heißt, wir halten das für einen Geisterjob. Niedrigere Werte sind weniger bedenklich.Wie wir werten: Dauer offen, Neuveröffentlichungen, offene Stellen vs Teamgröße, wie schnell Stellen geschlossen werden, und ob ein Gehalt angegeben ist.Hinweis: eine Schätzung aus öffentlichen Daten, kein Urteil über das Unternehmen. Echte Stellen können hoch punkten, nutze es also als Hinweis, nicht als Fakt.

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Avenga

WebsiteLinkedInAlle Stellen

5001 - 10000 Mitarbeiter

💼 Beratung

🏭 Fertigung

🏥 Gesundheitswesen

💰 Private equity im 2017-02

Consulting • Manufacturing • Healthcare

Avenga ist ein internationales Technologie- und Software-Engineering-Unternehmen, das Beratungsleistungen, Produktentwicklung und digitale Transformationsdienste kombiniert, um Unternehmen bei der Lösung komplexer geschäftlicher und gesellschaftlicher Herausforderungen zu unterstützen. Mit über 6. 000 Fachleuten in mehreren Ländern und jahrzehntelanger Erfahrung liefert Avenga maßgeschneiderte Software-, Cloud- und Integrationslösungen, unterstützt Kunden in verschiedenen Branchen und bietet intern Talentakquisition und Karriereentwicklungsdienste an.

Beschreibung

• Zusammenarbeit mit Elektroingenieurinnen und -ingenieuren zur Definition von Anforderungen, Bewertung architektonischer Optionen und Erstellung von ASIC-Spezifikationen • Leitung von Trade-off-Analysen auf Systemebene zu Leistung, Energieverbrauch, Chipfläche, Stückkosten, Fertigbarkeit, Ausbeute und Produktionsreife • Leitung der technischen Bewertung, Auswahl und Integration von analogem, Rechen-, Speicher- und weiterem Halbleiter-IP von Drittanbietern • Vertretung des Elektroengineering-Teams in technischen Gesprächen mit Foundries, OSAT-Partnern und IP-Anbietern • Verfolgung von Roadmaps für Halbleitertechnologien sowie Bearbeitung von Fertigungsbeschränkungen und Engpässen mit externen Partnern • Einflussnahme auf die Auswahl von Prozessknoten und PDKs auf Grundlage von Leistung, Energieverbrauch, Kosten, Ausbeute und Reifegrad der Foundry • Vorantreiben von Design-for-Cost-, Design-for-Manufacturing-, Design-for-Assembly- und Design-for-Yield-Aspekten über Architektur und Design hinweg • Unterstützung bei Floorplanning, Optimierung der Chipfläche, Anzahl und Platzierung der Pins sowie Entscheidungen zur Gehäusetechnik • Technischer Input für Halbleiterkostenmodelle zu Waferökonomie, OSAT-Standort, Packaging, Testzeit, Ausbeute und Kostentreibern der Stückkosten • Zusammenarbeit mit Test- und Validierungsingenieurinnen und -ingenieuren zur Definition von Strategien, die eine maximale Fehlerabdeckung bei gleichzeitig minimaler Testzeit und minimalen Produktionskosten ermöglichen • Berücksichtigung von Lieferkettenresilienz und Flexibilität bei der Mehrquellenbeschaffung in Architektur- und Fertigungsentscheidungen • Analyse von Produktionsausbeuten und Siliziumtestdaten zur Identifikation von Möglichkeiten zur kontinuierlichen Verbesserung • Zusammenarbeit mit technischen und kaufmännischen Stakeholdern über den gesamten ASIC-Lebenszyklus hinweg – von Architektur und Technologieauswahl über Tape-out, Fertigung und Tests bis hin zur Ausbeuteoptimierung

🎯 Anforderungen

• Mindestens 8 Jahre Erfahrung in ASIC-Mikroarchitektur, ASIC-Design oder SoC-Design in einem elektrotechnischen Umfeld • Mehrere erfolgreich abgeschlossene ASIC- oder SoC-Tape-outs • Erfahrung mit der Begleitung von Designs durch den gesamten Entwicklungslebenszyklus • Fundierte Kenntnisse der ASIC- und SoC-Architektur und -Mikroarchitektur einschließlich architektonischer Trade-offs auf Systemebene • Praktische Erfahrung in der Bewertung, Auswahl und Integration von Halbleiter-IP von Drittanbietern, einschließlich analogem, Rechen- und Speicher-IP • Verständnis von Halbleiterprozessen in Foundries, Prozessknoten und PDKs • Kenntnisse in Halbleiter-Packaging, Montage, Testmethoden, Fehlerabdeckung und Optimierung von Produktionstests • Verständnis der Grundlagen der Ausbeute, von Siliziumtestdaten, der Analyse von Produktionsausbeuten und der Ausbeuteoptimierung • Vertrautheit mit den Prinzipien Design-for-Cost, Design-for-Manufacturing, Design-for-Assembly und Design-for-Yield • Verständnis von Waferökonomie, OSAT-Abläufen, Packaging- und Testkosten sowie Kostentreibern für Halbleiter-Stückkosten • Fähigkeit, technische Entscheidungen im Kontext von System-BOM-Kosten, Fertigungsumsetzbarkeit, Produktionszeitplänen und Risiken in der Lieferkette zu bewerten • Sicheres Arbeiten mit Foundries, OSAT-Partnern, IP-Anbietern und interdisziplinären internen Teams • Bereitschaft zu regelmäßigen internationalen Geschäftsreisen, insbesondere nach Dänemark

🏖️ Vorteile

• Chancengleichheit bei der Einstellung, beruflichen Entwicklung und Übernahme von Führungsverantwortung • Internationale Mitarbeit an einem Engineering-Projekt mit einer geplanten Laufzeit von mindestens einem Jahr und der Möglichkeit einer Verlängerung um ein weiteres Jahr