Principal ASIC Physical Design Engineer

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K2 Space Corporation

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11 - 50 Mitarbeiter

Gegründet 2022

🎖️ Verteidigung

📦 Logistik

🏭 Fertigung

Defense • Logistics • Manufacturing

Die K2 Space Corporation ist ein in Kalifornien ansässiger Hersteller in der Raumfahrtindustrie, der große, leistungsstarke Satellitenbusse entwirft und produziert. Diese sollen deutlich mehr Leistung, Masse und Nutzlastvolumen zu geringeren Kosten als herkömmliche große Satelliten bieten. Das Unternehmen legt Wert auf Produktionslinienfertigung und kommerzielle Lieferketten, um Durchlaufzeiten zu verkürzen und die Kosten pro Einheit zu senken. Dies ermöglicht Multi-Manifest-Starts und Multi-Orbit-Missionen in LEO (Low Earth Orbit), MEO (Medium Earth Orbit), GEO (Geostationary Earth Orbit) und im zislunaren Raum. K2 bedient kommerzielle, wissenschaftliche sowie Regierungs-/Verteidigungskunden und konzentriert sich auf Missionen, die hohe Datenübertragungskapazitäten und leistungsstarke Nutzlasten erfordern.

Beschreibung

• Own the complete RTL-to-GDSII flow: synthesis, floorplanning, place & route, clock tree synthesis (CTS), static timing analysis (STA), physical verification (DRC/LVS), and sign-off. • Develop and maintain physical design methodologies, scripts, and automation to optimize performance, power, and area (PPA). • Collaborate with front-end and verification teams to ensure clean handoffs, timing closure, and efficient design iteration. • Drive timing closure across multiple voltage and process corners, including sign-off with foundry-qualified tools. • Partner with package, SI/PI, and test teams for package-aware floorplanning and chip-to-board integration. • Manage and technically guide external physical design partners and service vendors, ensuring alignment on milestones, deliverables, and quality standards. • Work with EDA vendors to debug and optimize tool flows, and evaluate new methodologies. • Support chip bring-up and debug through close collaboration with post-silicon and test teams. • Support your product through production and spaceflight.

🎯 Anforderungen

• Bachelor’s or Master’s degree in Electrical Engineering, Computer Engineering, or related field • 10+ years of experience in ASIC physical design for high-performance SoCs • Proven end-to-end expertise in RTL-to-GDSII flows using industry tools (Synopsys, Cadence, or Siemens) • Strong hands-on experience with timing closure, IR drop analysis, and ECO implementation • Deep understanding of physical design constraints for multi-clock, multi-voltage, and hierarchical SoCs • Experience with advanced FinFET process nodes • Prior experience managing or coordinating offshore/outsourced PD teams or vendors • Familiarity with DFT integration, STA sign-off, and power domain implementation (UPF/CPF) • Excellent communication, leadership, and cross-functional collaboration skills. • Act as technical leader and subject-matter expert helping to teach, grow, and mentor others in the team.

🏖️ Vorteile

• Comprehensive benefits package including paid time off • Medical/dental/vision coverage • Life insurance • Paid parental leave • Equity in the company