Senior Ingenieur, Layout-Design

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SiTime

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201 - 500 Mitarbeiter

Gegründet 2005

🚀 Luft- und Raumfahrt

Aerospace • Automotive • Communications & Enterprise

SiTime ist ein führendes Unternehmen im Bereich Präzisions-Zeitsysteme und spezialisiert auf MEMS (Mikro-Elektro-Mechanische Systeme)-Technologie, die überlegene Zeitmessgeräte liefert, die in verschiedenen Branchen wie Automobil, Luftfahrt und Kommunikation verwendet werden. Ihre innovativen Produkte verbessern die Systemleistung, reduzieren die Größe und bieten unvergleichliche Zuverlässigkeit in rauen Umgebungen, was sie in fortschrittlichen Anwendungen wie 5G, IoT und Automobilelektronik unverzichtbar macht.

Beschreibung

• Führt die Top-Level-Chipplanung durch und erstellt funktionale Block-, Sub-Block-, Leaf-Cell- sowie Standardzellen-Custom-Layouts für CMOS- und BiCMOS-Schaltungen • Führt schematisch-getriebene Layouts durch und setzt Design-Constraints um • Entwirft flächeneffiziente Layouts gemäß den Anforderungen der Schaltungsentwickler • Erarbeitet Block- und Top-Level-Layouts • Führt Floorplanning, Versorgungsleitungsplanung, Abschirmungs- und Geräteabgleich-Layouts durch • Verifiziert Layouts und stellt die Einhaltung von DRC, LVS und ERC sicher • Unterstützt bei unterschiedlichen chipweiten Routing- und Layout-Anforderungen • Führt Chip-Level-Integration, Verifikationen und Tape-out durch • Unterstützt weitere Projekte nach Bedarf des Managements • Schult Junior-Layout-Ingenieure und Offshore-Layout-Auftragnehmer • Trägt zur Entwicklung gemeinsamer Best Practices und Workflows an allen Standorten bei • Unterstützt den Aufbau von Prozessen und Verfahren zur Erreichung hoher Layout-Qualität

🎯 Anforderungen

• Bachelor-Abschluss (BA/BS) in Layout-Design oder einem verwandten Fachgebiet oder gleichwertige Erfahrung • 10 Jahre Erfahrung im Layout-Design für analoge und Full-Custom-Digital-Blöcke • Sicherer Umgang mit Layout-Editoren im Cadence Virtuoso-Design-Umfeld • Fundierte praktische Kenntnisse im Debugging von DRC/LVS/ERC mit Cadence PVS oder Mentor Calibre • Konzeptionelles Verständnis von Layout-Themen wie parasitären Effekten, Matching, Crosstalk, transistor-Layout-abhängigen Effekten, Latch-up, IR-Drop, Elektromigration (EM) sowie Deep N-Well- und NTN-Isolation • Ausgeprägte Fähigkeit zur Lösung von Problemen beim Geräteabgleich, Elektromigration, bei der Signalintegrität und der Stromverteilung unter Einhaltung von Flächenbeschränkungen • Erfahrung in Chip-Level-Floorplanning und Integration analoger Blöcke • Erfahrung in Chip-Level-Integration, Verifikationen und Tape-out • Wünschenswert: Einsatz von produktivitätssteigernden Tools und Design-Skripten zur weiteren Automatisierung von Aufgaben • Detailorientierung, strukturiertes Arbeiten, Genauigkeit und Fähigkeit zur Entwicklung effizienter Layout-Techniken

🏖️ Vorteile

• Vierteljährlicher Bonus, gebunden an das Erreichen von Innovationszielen • Aktienzuteilungen