Senior FPGA-Entwickler (SystemVerilog)

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Terra Quantum AG

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51 - 200 Mitarbeiter

Terra Quantum ist ein führendes Quanten-Technologieunternehmen mit Sitz in Deutschland und der Schweiz. Es bietet "Quantum as a Service (QaaS)" in drei Kernbereichen an, wobei der erste Bereich "Quantum Algorithms as a Service" ist. Hier erhalten Kunden Zugang zu einer umfangreichen Bibliothek von Algorithmen, wie beispielsweise hybriden Quantenoptimierungen und hybriden Quanten-Neuronalen Netzen, die zur Lösung komplexer logistischer Probleme oder zur Mustererkennung eingesetzt werden können. Terra Quantum entwickelt auch neue Quantenalgorithmen für seine Kunden oder passt bestehende Algorithmen an deren spezifische Bedürfnisse an. Zweitens bietet Terra Quantum durch "Quantum Computing as a Service" seinen Kunden Zugang zu seinen firmeneigenen hochleistungsfähigen simulierten Quantenprozessoreinheiten (QPU), den physischen QPUs des Quantenökosystems, und entwickelt gleichzeitig native QPUs. Der dritte Bereich ist "Quantum Security as a Service", durch den Terra Quantum seine einzigartigen Lösungen für sichere Quanten- und Post-Quanten-Kommunikation weltweit anbietet.

Beschreibung

• Der Senior FPGA-Entwickler ist Mitglied des Kernteams, das das Quantum Key Distribution-System aufbaut. Der Schwerpunkt liegt auf End-to-End-RTL-Verantwortung auf AMD/Xilinx (Artix-7, Kintex UltraScale): Architektur, Implementierung, Verifikation und Timing-Closure von Hochdurchsatz-Schnittstellen und deterministischen Pipelines. Die Rolle legt zudem die Engineering-Disziplin für FPGA-Entwicklung fest und betreut einen Junior-Ingenieur. • Der Senior FPGA-Entwickler verantwortet die FPGA-Architektur/Codebasis und arbeitet eng mit Embedded-/Software-Teams zusammen, um klare Verträge zu definieren, ein zuverlässiges Bring-up sicherzustellen und reproduzierbare, versionierte Bitstreams zu liefern. • RTL-Architektur, Schnittstellen und relativ hochfrequente Datenpfade • Verantwortung für SystemVerilog-RTL-Architektur/-Implementierung für Artix-7 und Kintex UltraScale (SystemVerilog, Vivado) • Implementierung und Integration von DDR3/DDR4-Controllern, PCIe Endpoint/DMA sowie Ethernet/SFP-Pfaden; Bewertung und Integration von Drittanbieter-MAC/PCS-IP • Aufbau deterministischer Acquisition-/Timing-/Sifting-Schichten — Paketierung, Pufferung, Alignment; robuste Taktversorgung/CDC/Reset; kundenspezifische Low-Level-Protokolle — und deren Anbindung an durchsatzstarke Schnittstellen (DDR/PCIe) • Definition klarer AXI/AXI-Stream-Grenzen und Registermaps für SW/FW-Integration • Constraints, Timing-Closure und Floorplanning • Verfassen und Pflegen von XDC-Constraints (Clocks, I/O, Ausnahmen); Erreichen konsistenter Timing-Closure über verschiedene Corners • Anwendung praktischen Floorplannings (pblocks, Platzierungsanweisungen) und CDC-Methodik; Analyse von Reports und Iteration zur Margin-Verbesserung • Verifikation und CI • Aufbau einer professionellen Verifikationsumgebung mit ModelSim/Questa; Entwicklung selbstprüfender Testbenches und Regression-Suites; Integration von Python/cocotb Co-Simulation mit Software-Harnesses/Mocks; Definition von Coverage-Zielen (OSVVM/UVM nach Bedarf) • Aufbau von CI für Lint/Sim/Synth/Impl; Archivierung von Reports/Bitstreams; Automatisierung von Regressionen (einschließlich cocotb) und grundlegenden HW-in-the-Loop Smoke-Tests • Bring-up, Debug und Releases • Board-Bring-up und Debugging mit ILA/Logic-Analyzern; Link-Training, Memory-Calib und Protokoll-Inbetriebnahme • Verantwortung für Bitstream-Packaging, Versionierung und Release-Notes; Sicherstellung reproduzierbarer Builds und nachvollziehbarer Artefakte • Teamübergreifende Zusammenarbeit und Mentoring • Steuerung der Systemintegration mit SW/FW: Register-/Treiber-Verträge, Durchsatz-/Latenz-Budgets, HIL • Betreuung eines Junior-Ingenieurs; Festlegung von Styleguides, Review-Prozessen und Designdokumentation

🎯 Anforderungen

• Mindestens 5 Jahre produktive FPGA-Erfahrung auf AMD/Xilinx; Experte für SystemVerilog-RTL • Nachgewiesene Erfahrung in der Betreuung und fachlichen Entwicklung von Junior-Ingenieuren • Fundierte Kenntnisse in Constraints/Timing (XDC), CDC/Reset und praktischem Floorplanning; konsistente Timing-Closure • Praktische Erfahrung mit DDR3/DDR4, PCIe Endpoints/DMA, Ethernet/SFP; Integration und Bewertung von Drittanbieter-MAC/PCS-IP • Starker Verifikationshintergrund; Erfahrung mit selbstprüfenden Testbenches und Regressionstests, sicherer Umgang mit ModelSim/Questa. Kenntnisse in OSVVM/UVM sind von Vorteil • CI für HDL: skriptgesteuerte Sim/Synth/Impl (Tcl/Make/Python), Lint, Artefakt- und Versionsmanagement; Board-Bring-up und ILA-basiertes Debugging • Systemintegration mit SW/FW: Registermaps, Treiberverträge, HIL • Sehr gute Englischkenntnisse in Wort und Schrift • Bereitschaft, bei Bedarf in den Büros in München oder Potsdam vor Ort mit Hardware zu arbeiten

🏖️ Vorteile

• Möglichkeit, mit einigen der klügsten Köpfe im pionierhaften Bereich der Quantentechnologien sowie mit einem erfahrenen und progressiven Führungsteam zu arbeiten • Erwerb von Kenntnissen über einige der fortschrittlichsten technologischen Entwicklungen in Wissenschaft und Technik • Chance, Teil eines der führenden europäischen Technologieunternehmen der kommenden Jahrzehnte zu werden • Offenherzige, freundliche und professionelle Kolleginnen und Kollegen • Ein persönlicher Entwicklungsplan mit klaren Zielen für die Weiterentwicklung • Wettbewerbsfähige Vergütung • Flexible Arbeitsmodelle • Ein vielfältiges und unterstützendes Arbeitsumfeld, in dem Innovation und Eigeninitiative gefördert werden