Capgemini Engineering_Ingénieure/Ingénieur R&D ASIC

Emploi pas sur LinkedIn

🔥 il y a 52 minutes

🇫🇷 France – Télétravail

⏰ Temps Plein

🟡 Intermédiaire

🟠 Senior

🔧 Ingénieur Hardware

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Capgemini

10 000+ employés

Fondée en 1967

💼 Conseil

🏥 Santé

📦 Logistique

Consulting • Healthcare • Logistics

Capgemini est un leader mondial dans le partenariat avec les entreprises pour transformer et gérer leurs opérations en exploitant la puissance de la technologie. Avec une expertise dans une vaste gamme d'industries telles que l'aérospatiale, l'automobile, la banque et la santé, Capgemini offre un portefeuille de services en constante évolution pour répondre aux besoins toujours changeants de ses clients. Ses prestations incluent, entre autres, le cloud, la cybersécurité, les données et l'intelligence artificielle, ainsi que la gestion d'entreprise. Capgemini met également l'accent sur l'innovation et la durabilité, aidant les entreprises à réaliser leur transformation numérique tout en promouvant la responsabilité environnementale et sociale. De plus, Capgemini propose des opportunités de carrière à divers niveaux et dans diverses professions, favorisant l'innovation et la diversité au sein de sa main-d'œuvre.

Description

• Définir et spécifier les architectures d’ASIC, fonctionnelles et de testabilité • Modéliser en RTL avec VHDL et Verilog, en mettant l’accent sur la conception de modules ASIC • Vérifier la modélisation dans un environnement ASIC avec UVM • Implémenter et simuler le Design For Test, DFT et ATPG • Réaliser le design physique du circuit jusqu’au GDSII, incluant synthèse, placement-routage, DRC et LVS • Concevoir et intégrer des modules RTL/IP et des Top • Vérifier virtuellement des modules et des ASIC Top, RTL et timings • Implémenter, générer, simuler et déboguer les patterns ATPG • Effectuer la synthèse, la STA et la preuve formelle • Définir les contraintes de placement et de timings • Réaliser l’implémentation et la vérification physique : floorplan, partitionnement, pad ring, place and route, DRC, LVS et EMIR • Apporter un support aux équipes et aux clients après le Tape Out

🎯 Exigences

• Idéalement issu(e) d’une école d’ingénieur ou d’une formation universitaire Bac+5 en (micro)électronique • Tout niveau d’expérience considéré, du débutant à l’expert • Poste également ouvert aux techniciens expérimenté(e)s spécialisés dans la conception des ASIC, avec 10 ans minimum d’expérience • Expérience sur des ASIC, MPU, MCU ou FPGA intégrant notamment ARM, RISC-V, CML, NOC, PCIe, CXL, DDR, HBM, USB ou I3C • Maîtrise du VHDL et/ou SystemVerilog, Verilog ou SystemC • Expérience des IP, Top, Test Bench, OVM et UVM • Compétences en conception de modules RTL/IP et intégration-création de Top • Compétences en vérification virtuelle de modules et d’ASIC Top, RTL et timings, avec C, C++ et UVM • Compétences en Design for Test, implémentation, génération, simulation et débogage des patterns ATPG • Maîtrise de la synthèse, STA et preuve formelle • Compétences en définition des contraintes de placement et de timings • Compétences en implémentation et vérification physique : floorplan, partitionnement, pad ring, place and route, DRC, LVS, EMIR, contraintes package, DEF, LEF et GDSII • Connaissance des outils EDA ASIC Cadence, Siemens et Synopsys • Compétences en automatisation de tests avec Tcl et Python

🏖️ Avantages

• Accord de télétravail en France et à l’international • Accord sur l’égalité professionnelle, la parentalité, l’équilibre des temps et la mobilité durable • Certifications et formations en libre accès • Accompagnement sur mesure avec votre career manager • Parcours d’intégration sur 9 mois • Plan actionnariat • Activités à tarifs préférentiels • Remboursement partiel vacances • Remboursement de votre abonnement sportif ou culturel • Culture inclusive dans un cadre multiculturel et handi-accueillant • Initiatives solidaires avec les partenaires • Engagement pour réduire l’impact environnemental

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