Responsable senior, mémoire intégrée

🔥 il y a 6 minutes

Postuler Maintenant

Trouver des Emplois à Distance Similaires

Configurer une alerte email pour les nouveaux emplois

📊 Vérifiez votre score de CV pour ce poste

Améliorez vos chances d'obtenir un entretien en vérifiant votre score de CV avant de postuler.

Télécharger le CV

Silvaco Inc

Site WebLinkedInTous les Emplois

201 - 500 employés

🔧 Matériel

🤝 B2B

🔬 Science

💰 €5 000 000 Convertible Note - Silvaco en 2024-04

Hardware • B2B • Science

Silvaco Inc est un fournisseur de logiciels de conception et de simulation pour les semi-conducteurs et d'IP silicium, offrant des modélisations de dispositifs TCAD et SPICE, des flux de simulation du processus à la validation, des outils de conception et de disposition de circuits analogiques/mixte, et un portefeuille d'IP physiques et d'interface (bibliothèques de cellules standard, compilateurs de mémoire, PHYs MIPI, processeurs embarqués et IP pour l'automobile/IoT). La société accompagne les clients de fonderies et sans usine avec des kits de conception de processus, la caractérisation et la conception de bibliothèques, ainsi que des services de co-optimisation technologique de fonderie (FTCO), et fournit aussi des solutions pour les dispositifs électroniques de puissance, la photonique/optoélectronique, et l'IP de fondation basse consommation.

Description

• Piloter l’architecture, la conception des circuits et l’implémentation physique des « memory compilers » pour SRAM, ROM, fichiers de registres 1-port et 2-port, et RAM dual-port. • Définir la sélection de bitcell, l’architecture périphérique (décodeurs, sense amps, write drivers, IO, auto-timing), la stratégie de redondance et de réparation, ainsi que les circuits d’assistance (read/write assist, body bias) pour atteindre des objectifs PPA agressifs. • Optimiser Vmin, fuite, performances, surface et rendement à travers les coins PVT, les variations de procédé et les effets de vieillissement. • Définir la feuille de route technique du portefeuille mémoire : nouvelles variantes de compilateurs, nouveaux nœuds, améliorations de fonctionnalités et méthodologie. • Établir la méthodologie de conception, de vérification et de validation finale, tout en dirigeant les revues de conception et de layout, la caractérisation SPICE/FastSPICE, l’analyse statistique/Monte Carlo, BIST/repair, DFT et la vérification physique. • Piloter les activités de validation sur silicium incluant le développement de testchips, les tests et le reporting. • Manager, encadrer et développer une équipe d’ingénieurs en design mémoire couvrant la conception de circuits, le layout, la caractérisation et le développement de compilateurs/automatisation. • Fixer les objectifs individuels et d’équipe, conduire des revues techniques et développer des parcours de carrière pour les ingénieurs à différents niveaux. • Allouer les efforts d’ingénierie entre projets de la feuille de route, engagements clients et programmes silicium ; gérer plannings, dépendances et risques. • Instaurer une culture de rigueur de conception, de revue par les pairs et d’amélioration continue des méthodologies. • Agir en tant que leader technique senior lors d’engagements avant-vente — qualifier les opportunités, présenter le portefeuille mémoire de Silvaco et élaborer des propositions techniques gagnantes. • Traduire les exigences SoC clients (fréquence, tension, densité, consommation, configuration des ports, modes spéciaux) en spécifications de compilateur et engagements PPA. • Collaborer avec les équipes commerciales, les ingénieurs d’applications terrain et le management produit sur les RFQ, évaluations techniques et benchmarks concurrentiels. • Animer des ateliers techniques approfondis avec les architectes et équipes de conception client ; répondre à des questionnaires techniques détaillés et à des revues de type audit. • Prendre en charge l’analyse PPA du portefeuille mémoire — performance, power (actif et fuite), area et yield — au niveau instance et au niveau agrégé SoC. • Construire et maintenir des benchmarks compétitifs contre les IP mémoire des fonderies et tiers ; identifier les écarts et prioriser leur fermeture. • Réaliser des analyses de type what-if et de sensibilité pour guider les compromis d’architecture (par ex. choix de bitcell, ratio de mux, banking, circuits d’assistance, plage de tension d’exploitation). • Traduire les enseignements PPA en supports clients clairs : fiches techniques, notes d’application et livres blancs techniques. • Servir de point de contact technique principal pour les clients stratégiques tout au long du cycle d’engagement — de l’évaluation à l’intégration, au tapeout et à la validation silicium. • Conduire des revues techniques, le débogage d’intégration et des discussions de corrélation silicium avec les équipes de conception et d’ingénierie produit des clients. • Piloter l’analyse des causes profondes et la résolution des problèmes signalés par les clients, en coordonnant design, caractérisation, CAD et équipes produit. • Représenter Silvaco lors de réunions avec des partenaires fonderies et, si nécessaire, dans des conférences industrielles.

🎯 Exigences

• Diplôme BSc, MSc ou PhD en génie électrique, génie informatique ou domaine similaire. • Plus de 10 ans d’expérience en conception de mémoires embarquées, avec des tapeouts de production démontrés pour SRAM et au moins deux des éléments suivants : ROM, fichier de registres 1-port, fichier de registres 2-port, RAM dual-port. • Expertise approfondie en conception de circuits au niveau bitcell, périphériques mémoire, chemins auto-timés, conception de sense amps et techniques de circuits d’assistance. • Expérience pratique sur plusieurs nœuds de procédé, incluant FinFET et/ou nœuds avancés sub-7 nm. • Maîtrise des simulations SPICE, des analyses statistiques et Monte Carlo, de la modélisation Vmin/yield et des analyses de fiabilité (BTI/HCI/EM). • Connaissance opérationnelle de l’architecture et de l’automatisation des memory compilers : comment les compilateurs assemblent les instances, génèrent les vues (.lib, LEF, GDS, Verilog, CDL) et s’échelonnent selon les configurations. • Expérience pratique des outils DFT/scan (Tessent, FastScan), de la validation de l’intégrité d’alimentation (RedHawk ou équivalent) et des flux de vérification de layout (DRC, LVS, extraction de parasites). • Familiarité avec la modélisation RTL/Verilog des memory compilers, la définition de testchips et la corrélation silicium, ainsi que le développement SDK/automatisation pour la génération des vues de compilateur. • Expérience avérée en leadership d’équipe — management direct ou rôle technique principal sur une équipe de 6+ concepteurs mémoire. • Succès démontré dans des rôles techniques orientés client : avant-vente, négociation PPA, support d’intégration. • Excellentes compétences rédactionnelles et orales, capacité à présenter des sujets techniques complexes à des ingénieurs, architectes et dirigeants. • Maîtrise du scripting (Python, TCL, Perl) et des environnements de conception basés sur Linux. • Expérience d’utilisation d’outils d’IA, tels que Claude, OpenAI, Gemini. • Expérience préalable de présentation dans des forums industriels (ISSCC, VLSI Symposium, conférences sur circuits intégrés personnalisés) ou contribution aux standards d’IP mémoire. • Expérience directe d’interface avec des partenaires fonderies sur PDK, qualification de bitcell et alignement des flows de référence.

🏖️ Avantages

• Gamme complète d’avantages médicaux, financiers et autres