DFT Engineer

🕒 Outubro 1

🏄 California – Remoto

🏄 California – Remote

⏰ Tempo Integral

🟠 Sênior

🔴 Especialista

👷🏻‍♀️ Engenheiro

👻 Score fantasma 31%

O que significa: a chance de ninguém estar realmente contratando para esta vaga.Como ler: 60% ou mais significa que achamos que é uma vaga fantasma. Pontuações mais baixas preocupam menos.Como pontuamos: tempo em aberto, republicações, vagas abertas vs tamanho do time, rapidez para fechar vagas, e se o salário está divulgado.Observação: é uma estimativa de dados públicos, não um julgamento da empresa. Vagas reais podem ter pontuação alta, então use como uma dica, não como um fato.

Candidatar-se

Encontrar Vagas Remotas Similares

Unconventional AI

SiteLinkedInTodas as Vagas

11 - 50 funcionários

🤖 Inteligência Artificial

🔧 Hardware

⚡ Energia

Artificial Intelligence • Hardware • Energy

A Unconventional AI está repensando as bases de um computador para otimizar a eficiência energética para IA. Fundada por especialistas em sistemas de IA, circuitos analógicos, teoria da computação e neurociência, a empresa visa trazer eficiência em escala biológica para a inteligência artificial, redesenhando a arquitetura computacional e o hardware para reduzir o consumo de energia em cargas de trabalho de IA.

Descrição

• Lead implementation of comprehensive test architectures using industry-standard CAD tools, including scan compression, MBIST, and JTAG/boundary scan logic • Drive bottom-up hierarchical DFT methodologies for large-scale SoC designs, including core-level test wrapping, pattern retargeting, and top-level test integration • Own DFT strategy and work with foundry interfaces to analyze defect densities and improve test-chip yield • Drive DFT methodologies for 2.5D/3D multi-stacked die packaging and ensure test coverage across die-to-die interfaces using standards such as IEEE 1838 • Facilitate integration and testability of custom analog mixed-signal blocks and develop test strategies for non-standard analog macros • Drive test coverage, test time, and yield targets while influencing micro-architecture for improved Power, Performance, and Area (PPA) • Own final DFT sign-off, including ATPG, test-vector validation, fault simulation, and timing closure during STA for all test modes • Contribute to design-flow development and automation and establish testability best practices for first-pass silicon success • Evaluate potential AI-tool partners that could improve chip-design efficiency

🎯 Requisitos

• B.S. or M.S. in Electrical Engineering, Computer Engineering, or a related field • 10+ years of industry experience in digital DFT and test architecture • Track record of successful tapeouts on modern process nodes; 7nm, 5nm, or newer preferred • Deep expertise in scan compression, MBIST generation, fault modeling (stuck-at, transition, path delay), and ATPG • Deep understanding of physical design challenges in advanced nodes, including multi-patterning, finFET effects, and low-voltage operation, and their impact on test reliability • Expertise in Static Timing Analysis (STA) and timing closure for complex designs in shift and capture test modes • Expert-level mastery of standard EDA CAD tool suites for DFT implementation and vector generation • Strong scripting skills in Tcl, Python, or Perl for design-flow automation and data analysis • Excellent written and verbal communication skills • Experience managing deliverables from external vendors or design houses

📊 Verifique sua pontuação de currículo para esta vaga

Melhore suas chances de conseguir uma entrevista verificando sua pontuação de currículo antes de se candidatar.

Enviar Currículo